О новой российской 50-ядерной микросхеме 1892ВМ248 для роботов и серверов

Российский разработчик микросхем НПЦ ЭЛВИС (Научно-производственный центр «Электронные вычислительно-информационные системы») сообщил о создании новой 50-ядерной гетерогенной системы на кристалле RoboDeus («Процессор 1892ВМ248»). Эта микросхема предназначена для встраиваемых систем и робототехники, высших роботов, серверов с элементами искусственного интеллекта, систем хранения данных и центров обработки данных.

По данным разработчика, российская RoboDeus от НПЦ ЭЛВИС представляет собой систему на кристалле многоядерного микропроцессора для нового поколения оборудования с поддержкой видеоаналитики. Микросхема может использоваться в когнитивных серверах, в задачах обучения нейронных сетей, автономных робототехнических комплексах и мультимедийных приложениях.

RoboDeus изготавливается по технологии 16 нм с поддержкой DDR4 и включает 8-ядерный когерентный кластер CPU MIPS64, кластер на базе 16 DSP-ядер ELcore-50, 4 графических ядра PowerVR Series8XT, кодеки HEVC/H.264, навигационное ядро с поддержкой ГЛОНАСС/GPS/BeiDou/GALILEO и встроенные порты ввода/вывода.

Полные технические характеристики 1892ВМ248 с сайта разработчика:

Технология изготовления – КМОП, 16 нм процесс TSMC;
Максимальная рабочая частота, МГц – 1500 (CPU)/ 600-1000 (DSP)/ 600 (GPU);
Общее потребление микропроцессора – до 100 Вт, гибко варьируется до минимальных параметров;
Встроенный L3 кэш -16 Мбайт;
Специальный аппаратный блок для обеспечения управления режимами энергосбережения (Low Power Management);
Напряжение электропитания:
- напряжение питания ядра 1– 1,2 В;
- настраиваемое напряжение питания периферии 1.8/2.5/3.3 В;
Тип корпуса: 2022 HFCBGA;
Многоядерная гетерогенная MIMD-архитектура на базе стандартных процессорных и специализированных ядер:
- управляющий когерентный кластер из 8 CPU ядер MIPS64 I6500 и рабочей частотой процессорных ядер до 1500 МГц;
- арифметический сопроцессор, соответствующий стандарту IEEE 754, generation 3 для каждого из ядер MIPS64, 128-битный SIMD сопроцессор (MSA), кэш второго уровня, общим объемом 4 Мбайт и кэш третьего уровня общим объемом 16 Мбайт;
- ядро CPU MIPS64 I6400 сервисного процессора для управления системой;
- высокопроизводительный кластер на базе 16 DSP-ядер ELcore-50 (IP-ядро ЭЛВИС) с возможностью управления ресурсами микросхемы и внешней памяти, совместимых с линейкой «DELcore» с плавающей и фиксированной точкой;
пиковая производительность DSP кластера:
- 1 TFLOPs DP (FP64);
- 4 TFLOPs SP (FP32);
- 16 TFLOPs HP (FP 16);
общий объём памяти программ и данных кластера – 16 Мбайт;
пиковая производительность одного DSP-ядра (операций за такт):
- 64 MAC для формата FP64;
- 256 MAC в формате FP32;
- 1024 MAC в формате FP16;
- 8 MAC в формате INT64;
- 64 MAC в формате INT32;
- 256 MAC в формате INT16;
- 1024 MAC в формате INT8;
поддержка и обеспечение резервного реконфигурируемого контура управления внутри микросхемы на базе отечественного CPU- ядра;
встроенный графический акселератор (PowerVR Series8XT GT8540): 4 когерентных ядра с рабочей частотой не менее 600 МГц на базе графического ядра PowerVR 8XT GT8540;
пиковая производительность GPU:
- в формате FP32 – 230 GFLOPs;
- в формате FP16 – 460 GFLOPs;
поддерживаемые стандарты: OpenGL, OpenCL, OpenVG;
поддержка режима программируемого вычислителя (pGPU) с API OpenCL;
встроенный многофункциональный препроцессор обработки изображений (ISP);
встроенное ядро кодирования декодирования видео:
- в режиме кодирования:
  - 2 многостандартных кодера форматов H.265 (HEVC) и H.264 с поддержкой всех основных профилей, скорости кодирования:
    - 1x 4K UHD (3840х1080) 60 кадров/с;
    - 2x 4K UHD (3840х1080) 30 кадров/с;
    - 8x Full HD (1920х1080) 30 кадров/с;
  - поддержка кодирования одновременно до 8 потоков (по 4 потока на каждый кодер);
  - отдельный блок кодирования в стандартах JPEG и M-JPEG: скорость – до 1 Гпикселя в секунду, разрешение UHD 60 кадров/с;
- в режиме декодирования:
  - 2 многостандартных декодера форматов H.265 (HEVC) и H.264 с поддержкой всех основных профилей;
  - поддержка декодирования одновременно до 8 потоков (по 4 потока на каждый декодер);
- для режимов кодера/декодера:
  - поддержка разрешения до 8К;
  - глубина цвета – до 10 бит на канал;
  - поддержка цветовой субдискретизации 4:0:0, 4:2:0, 4:2:2;
  - встроенные микроконтроллеры для управления параметрами кодирования и декодирования;
4-х стандартное навигационное ядро, ГЛОНАСС/GPS/BeiDou/GALILEO;
Периферия:
- 4 порта DDR4 с 72-разрядными шинами данных (с системной поддержкой ECC и CRC), пропускная способность 819 Гбит/с;
- 4 контроллера по 4 линии PCI Express 4.0, пропускная способность 16 ГТ/с на линию;
- 2 контроллера Ethernet MAC 1 Гбит;
- контроллер MAC Ethernet 10 Гбит + PHY;
- NAND Flash контроллер с ECC (ONFI 2.2, 8/16 бит, 200 MT/с);
- 2 контроллера SATA 3.0 по 6 ГТ/с;
- 2 порта USB 3.1 + PHY по 10 ГТ/с;
- 64 линии ввода-вывода GPIO;
- 3 SD/MMC порта (SDHC/SDXC, UHS-I, 104 Mбит/с) с поддержкой eMMC 4.5;
- 4 универсальных асинхронных порта (UART) типа 16550А с поддержкой IrDA;
- 5 портов I2C интерфейса (1 Мбит/с);
- 2 выделенных порта интерфейса SPI;
- выделенный порт интерфейса I2S;
- многофункциональный контроллер LCD – дисплеев с частотой следования пикселей 594 МГц, поддержка видеовывода HDMI с разрешением 3840x2160p60;
- 2 многофункциональных порта MFBSP (LPORT, SPI, I2S, GPIO) со встроенным контроллером DMA;
- 2 порта MIPI CSI2 с возможностью подключения 2 камер, поддержка интерфейсов CMOS, HiSPI, LVDS;
- 8 универсальных 32-разрядных таймеров;
- система коммутации, построенная по принципу NOC (сеть на кристалле) с встроенной подсистемой обеспечения безопасности и виртуализации;
- широкие возможности по отладке и трассированию программ: архитектура отладки и трассирования MIPS EJTAG, отладка по стандарту IEEE1149.1 (JTAG), порт отладки c доступом к внутренней памяти микросхемы, подсистема сбора программной трассы от CPU и DSP в реальном времени, вывод трассы через внешний порт; контроллер управления электропитанием;
Инструментальное программное обеспечение:
- компилятор языка С/C++ для процессорного блока CPU;
- компилятор С/С++/C11 для блока сигнальной обработки DSP;
- средства компиляции OpenCL для графического ускорителя (GPU);
- пакет бинарных утилит на основе binutils: ассемблер, дизассемблер, линкер, библиотекарь;
- поддержка на аппаратном уровне примитивов, используемых в нейросетях DNN;
Интегрированная среда разработки и отладки программ:
- средства разработки программ, симулятор микросхемы, средства отладки включают:
  - средства профилирования исполнения программ на CPU;
  - средства профилирования исполнения программ на GPU;
  - средства профилирования исполнения программ на DSP;
  - создание проекта, компиляцию файлов проекта и сборку проекта с получением исполняемого кода и отладку на программном симуляторе и отладочной плате для СнК;
  - ввод и редактирование текстов программы;
  - компиляцию файлов и компоновку программы;
  - диагностику и визуальную локализацию синтаксических ошибок;
  - подготовку образа памяти для загрузки в целевое устройство;
  - отладку программ;
- симулятор микросхемы обеспечивает программную имитацию команд процессорных ядер микросхемы, работу с памятью, графическим процессором (поддержка OpenGL и другие API для GPU) и периферийными устройствами микросхемы;
- средства отладки программ обеспечивают отладку программ на симуляторе микросхемы и непосредственно на микросхеме через порт JTAG микросхемы и порт USB инструментальной машины, а также:
  - загрузку программ в модель памяти;
  - задание точек останова программы по адресу в программе или на строке программы;
  - запуск программы;
  - исполнение программы до точки останова или по шагам, с заходом в вызываемую функцию или с пропуском вызываемых функций;
  - получение сообщений об остановах и завершении программы;
  - чтение данных из памяти симулятора по адресу или символическому имени переменной при остановах программы;
  - чтение данных из памяти и с регистров симулятора (или микросхемы) и запись данных в память и регистры симулятора микросхемы (или микросхемы);
  - программу начальной загрузки для обеспечения резервного реконфигурируемого контура управления внутри микросхемы на базе отечественного CPU- ядра.